Q. 삼성전자 디지털 회로설계 스펙 관련

답변 6

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  Top_TierHD현대건설기계

  코사장 ∙ 채택률 95%

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  어떤 산업군, 회사, 직무를 보아도 석/박사만 가능한 경우는 잘 없습니다. 연구/개발을 보아도 석/박사를 우대하지만 학사의 비율이 더 높으며 당사를 기준으로 보아도 학사의 비율이 훨씬 높습니다. 학사라도 관련 스펙을 잘 갖추었다면 충분히 가능합니다.

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• M

  Memory Department삼성전자

  코전무 ∙ 채택률 82% ∙

  회사

  일치

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  디지털 회로설계 쪽은 솔직히 말하면 반도체 전체 직무 중에서도 경쟁이 가장 빡센 편에 속해요. 말씀하신 것처럼 TO 자체가 적고, 삼성 계약학과 출신이나 석사 인력이 기본적으로 많이 들어오는 분야라 학부생이 진입하려면 스펙보다 직접 설계한 결과물이 훨씬 중요한 직무이기도 합니다. 그렇다고 인서울 하위권이라는 이유만으로 막혀 있는 건 아니고, 실제로 학벌보다 “뭘 설계해봤는가”가 더 크게 작용하는 쪽이라 지금부터 준비하는 방향에 따라 충분히 경쟁권에 들어갈 수 있어요. 학점 4.36이면 학력에서 오는 핸디캡을 어느 정도 상쇄할 수 있고, 인턴이나 학부연구생 경험이 없더라도 프로젝트가 탄탄하면 면접에서 충분히 존재감을 보여줄 수 있습니다. 다만 지금 상태 그대로면 경쟁력이 부족한 건 사실이에요. 회설 직무는 대부분이 RTL 설계 → 시뮬레이션 → 합성(Synthesis) → STA → FPGA 검증 같은 흐름을 몸으로 익힌 사람을 선호하기 때문에, IDEC 4개월 디지털 칩설계 트랙을 듣는 건 선택이 아니라 거의 필수에 가깝습니다. 그 과정에서 최소 1~2개의 회로를 실제로 끝까지 만들어보고, 코드 품질이나 타이밍 여유 같은 것까지 설명할 수 있다면 학부생이라는 약점이 크게 줄어요. 현실적으로 보면 다음과 같이 보는 게 맞습니다. 회설은 애초에 TO가 많지 않고, 특히 삼성은 계약학과 비중이 높은 건 사실입니다. 거기에 석사 경쟁까지 더해지기 때문에 학부생이 뚫기에는 쉽지 않은 문입니다. 하지만 학벌보다 설계 포트폴리오를 더 보는 직무라, IDEC 프로젝트를 잘 살려서 “내가 직접 설계한 모듈이 어떤 문제를 해결했고, 어떤 제약을 고려해 구조를 선택했고, 타이밍·면적·전력에서 어떤 선택을 했는지”까지 설명할 수 있게 된다면 충분히 지원 가능한 수준까지 올라갈 수 있어요. 결론적으로, 지금 점수와 계획만 놓고 보면 길이 막혀 있는 건 아니지만, IDEC 과정에서 만들어낼 결과물이 정말 탄탄해야만 삼성 회로설계 지원에서 경쟁력을 확보할 수 있습니다. 4개월 동안 회로 두세 개를 깊게 완성해서 포트폴리오로 가져갈 수 있다면, 학부생이라도 도전해볼 만한 상태가 될 거예요.

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• 3

  3분커리er삼성전자

  코이사 ∙ 채택률 50% ∙

  회사

  일치

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  요즘의 회로설계직무는 학사 TO 줄여가는 추세로 알고 있어서 저라면 석사를 고려해 볼법합니다 공정설계도 관심있으시다면 고려해 보는것 추천드립니다 도움되셨다면 채택 부탁드립니다

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• 개

  개미는오늘도뚠뚠삼성전자

  코부사장 ∙ 채택률 73% ∙

  회사

  일치

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  안녕하세요 멘티님, 코로나 이후 취업준비로 고생 많습니다. 저는 핵심적인 부분 한가지만 말씀드리겠습니다. 뽑는인원이 절대적으로/ 상대적으로 둘다 너무 적어서 실질 입사를 위한 경쟁률이 너무 높습니다... 위에 말씀하신 활동을 한다고 가정하더라도, 지원시 주변 지원자의 스펙이 월등할 경우, ... 이런부분이 발생할수 있기때문입니다.

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  회로설계 멘토 삼코치삼성전자

  코부사장 ∙ 채택률 81% ∙

  회사

  일치

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  안녕하세요, 회로설계 멘토 삼코치 입니다:) 질문자분께서 지적하신 세 가지 현실적인 한계점은, 삼성전자 디지털 회로설계 직무에 지원할 때 반드시 인식하고 대비해야 할 매우 중요한 요소입니다. 이 부분을 기반으로 보다 전문적인 관점에서 상세히 설명드리겠습니다. 디지털 회로설계는 SoC(System-on-Chip)의 RTL(Register Transfer Level) 개발, DFT(Design For Test), Verification 등의 영역을 포함하는데, 이 중 RTL 설계는 기능 블록의 동작을 Verilog나 SystemVerilog로 모델링하고, 이를 정합성 있게 synthesis 및 backend에 넘기기 위한 품질 수준까지 설계하는 일을 포함합니다. 문제는 이 과정 자체가 단순히 코딩 능력만으로 되지 않고, 구조적인 사고, timing closure에 대한 이해, 그리고 툴 운용 능력이 복합적으로 요구된다는 점입니다. 먼저 첫 번째, TO 자체가 적다는 부분입니다. 실제로 삼성전자 DS부문에서는 디지털 회로설계 분야 TO가 상대적으로 제한적입니다. 삼성전자의 설계조직 내 TO는 일반적으로 고정된 headcount 방식으로 운영되며, 이 중 신입 학사 출신이 들어갈 수 있는 자리는 DFT나 RTL의 보조 역할 수준으로 제한되는 경우가 많습니다. 특히, 고성능 CPU/GPU 설계조직(예: SARC, ACL 등)에서는 거의 석사 이상급 인재가 기본 채용 기준이 되고 있습니다. 이러한 포지션에서는 Verilog 모델링 뿐 아니라 low-power design 기법, clock gating, retiming, CDC 분석 등에 대한 이해도가 요구됩니다. 두 번째, 계약학과와의 경쟁입니다. 삼성전자의 계약학과(대표적으로 연세대 시스템반도체공학과, 성균관대 반도체시스템공학과, 포항공대 전자IT융합공학과 등)는 삼성전자가 직접 커리큘럼 설계에 관여하여, 실제 삼성의 설계환경과 유사한 프로젝트를 운영하고, Synopsys/Cadence 기반의 Digital Flow 툴 체계를 정규 수업으로 제공합니다. 예를 들어, 해당 학과에서는 DC(Design Compiler)를 활용한 gate-level synthesis, ICC2 기반의 placement & routing, PrimeTime을 활용한 STA(Static Timing Analysis), 그리고 Formal Verification 툴을 통한 등가성 검증까지 실습 경험을 제공합니다. 이 말은, 일반 학사 출신이 아무리 성실하게 준비하더라도 툴 숙련도에서 이미 큰 격차가 존재할 수밖에 없다는 뜻입니다. 세 번째로 석사와의 경쟁입니다. 실무에서 디지털 회로설계는 단순히 HDL 코드를 작성하는 데서 그치지 않고, 기능적 정합성과 timing, area, power까지 고려하는 "Design Closure" 역량을 요구합니다. 이는 예를 들어 FSM을 설계하면서 bubble state를 제거하고, power gating 삽입을 고려하고, critical path를 분산 설계하는 등의 고차원적 작업이 포함됩니다. 이러한 부분은 학부 수준의 설계 교육이나 간단한 프로젝트로는 커버되기 어렵기 때문에, 대부분 석사 이상이 요구됩니다. 또한 삼성전자는 RTL 설계 경험과 더불어 "문제 정의 – 아키텍처 설계 – 구현 – 검증 – 성능 튜닝"의 전체 과정을 경험해 본 지원자를 선호합니다. 하지만 IDEC 트랙을 수강하고 프로젝트를 설계 주도형으로 기획한다면, 질문자분께서도 경쟁력 있는 포트폴리오를 확보할 수 있습니다. 예를 들어, FIR filter나 UART와 같은 기초 IP 설계가 아닌, AXI 버스 기반의 DMA Controller, 또는 RISC-V Core 일부 기능 설계 등을 도전해 보는 것이 좋습니다. 특히 단순한 RTL 코드 작성에 그치지 않고, 해당 모듈의 성능 분석(예: latency, throughput), synthesis 결과 비교(area/power trade-off), timing violation 해결 전략까지 정리한 보고서를 작성하면, 실무 능력을 갖춘 학사로 인정받을 수 있습니다. 추가적으로 추천드리는 방향은 다음과 같습니다. 첫째, open-source 설계 환경 활용 경험을 병행하는 것입니다. 예를 들어, OpenLane, Yosys, KLayout, Magic을 이용한 end-to-end ASIC flow 실습을 통해, 설계–배치배선–DRC–LVS–GDSII 단계까지의 경험을 쌓는 것도 매우 인상적인 경력 요소입니다. 둘째, GitHub에 프로젝트 결과물을 정리하고 기술 블로그 형태로 작성해두면 기술 PR에도 유리합니다. 요약하자면, 질문자분께서는 현 상황에서 IDEC 과정을 단순한 수강이 아니라, 실무 설계 기준에 맞춘 프로젝트 중심으로 운영하고, 이를 토대로 문제 해결력과 설계 통찰력을 보여주는 포트폴리오를 구축하셔야 합니다. 그렇게 된다면 TO가 작고 경쟁이 치열한 환경에서도 '학사지만 실무 역량을 갖춘 인재'로 어필하실 수 있습니다. 더 자세한 회로설계 컨텐츠를 원하신다면 아래 링크 확인해주세요 :) https://linktr.ee/circuit_mentor

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• 탁

  탁기사삼성전자

  코사장 ∙ 채택률 78% ∙

  회사

  일치

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  전공학점이 매우높으시고 인턴경험이나 이런것 없으시더라도 학과플젝으로 오시는 분들 충분히 있어요ㅎ 다만 요즘 계약학과도 많고 그래서.. 예전보다 쉽지 않은 것은 확실합니다. 저라면 일단 학부연구생부터 시작해보면서 서류 인적성 까지 다 해보고 안된다면 정말로 회로를 희망하시면 skp석사를 추천합니다. 석사2년인데 skp석사하시고나면 유의미하게 합격률이 많이올라갑니다.

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  반도체

  설계팀

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